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セミナーセミナー番号:A260213(レジスト動向)

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先端半導体プロセスで求められる
レジスト材料・技術

～EUV・光電融合から先端パッケージ/RDL、新エッチング技術対応まで～

受講可能な形式：【Live配信(アーカイブ配信付)】のみ

リソグラフィ工程をはじめ、エッチング、先端パッケージ、チップ間接続・RDLへと
レジストの適用が広がる各工程での要求特性を体系的に解説。

前工程から後工程まで、レジスト視点で半導体微細加工の進化を一望するのにもおすすめです。

［キーワード］リソグラフィ、レジスト、パッケージ、ロードマップ、g線レジスト、i線レジスト、KrFレジスト、ArFレジスト、ArF液浸レジスト、
EUVレジスト、EUVメタルレジスト、EUVメタルドライレジストプロセス、再配線層、厚膜レジスト、ドライフィルムレジスト、ソルダーレジスト

このセミナーの受付は終了致しました。

日時

2026年2月13日（金） 10:00～17:00

受講料(税込)

各種割引特典

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定価：本体55,000円＋税5,500円

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※アーカイブは原則として編集は行いません
※視聴準備が整い次第、担当から視聴開始のメールご連絡をいたします。
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備考

※講義中の録音・撮影はご遠慮ください。
※開催日の概ね1週間前を目安に、最少催行人数に達していない場合、セミナーを中止することがございます。

このセミナーは終了しました。

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得られる知識
リソグラフィの基礎知識、レジストの基礎知識、リソグラフィの要求特性、レジストの要求特性、リソグラフィの最新技術、レジストの最新技術、先端パッケージ技術の基礎知識、パッケージ技術で用いられるレジストの基礎知識、再配線層形成プロセスの基礎知識、再配線層形成プロセスの最新技術

得られる知識
・本テーマに興味のある企業の研究者、技術者、製造、販売担当、新規事業開発担当、企画担当、特許担当、市場アナリストの方
・これらの職種を希望される学生の方、基本から解説しますので予備知識は不要です。

セミナー講師

Ｅリソリサーチ　代表　遠藤政孝　氏　
【元・パナソニック(株)、大阪大学】

・1983年から松下電器産業、パナソニックにて、半導体リソグラフィ（g線、i線、KrF、ArF、ArF液浸）、レジスト、レジストプロセスの開発に従事。
・2009年から大阪大学にてEUVレジストの研究開発に従事。
・2024年からEリソリサーチを設立。レジスト、リソグラフィ、先端パッケージのコンサルティング、技術調査、講演活動を実施。

セミナー趣旨

　メモリー、マイクロプロセッサ等の半導体の高集積化の要求は、携帯端末、情報機器等の高性能化に伴い益々大きくなっています。一方、生成AIの進化と共に莫大なデータ処理がデータセンターや基地局に集まりその処理を超高速度に低消費電力かつ低損失に行うために、半導体チップに対して更なる大きな要求がなされています。このためリソグラフィ技術による微細化（半導体前工程）に加えて、積層の進化軸（先端パッケージ；半導体後工程）がクローズアップされています。
　本講演では、半導体のトレンド、デバイス、リソグラフィ、パッケージの最新の各ロードマップを述べた後、半導体プロセスの基礎、リソグラフィの基礎を解説します。次にデバイスの微細化を支えるレジストについて基礎と最新技術、剥離技術の詳細を解説し、リソグラフィの最新技術を紹介します。次に先端パッケージ技術の基礎と課題、今後の展望を解説します。続いてパッケージ技術で用いられている様々なレジストの特性、用途を述べます。今後の微細化が求められるチップ間の接続に必要な再配線層（RDL:Re-Distribution Layer）形成プロセスの現状と要求・課題、今後の展望を解説します。最後にレジストの技術展望、市場動向についてまとめます。

セミナー講演内容

1．ロードマップ
　1.1 半導体のトレンド
　1.2 デバイスのロードマップ
　1.3 リソグラフィのロードマップ
　　1.3.1 リソグラフィへの要求特性
　　1.3.2 微細化に対応するリソグラフィ技術の選択肢
　1.4 パッケージのロードマップ
　1.5 最先端デバイスの動向

2．半導体プロセスの基礎

3．リソグラフィの基礎

4．レジストの基礎と最新技術、剥離技術
　4.1 溶解阻害型レジスト
　　4.1.1 g線レジスト
　　4.1.2 i線レジスト
　4.2 化学増幅型レジスト
　　4.2.1 KrFレジスト
　　4.2.2 ArFレジスト
　　4.2.3 化学増幅型レジストの安定化技術
　4.3 ArF液浸レジスト/トップコート
　　4.3.1 ArF液浸リソグラフィの特徴
　　4.3.2 ArF液浸レジスト/トップコートの要求特性
　　4.3.3 ArF液浸レジスト/トップコートの設計指針
　4.4 EUVレジスト
　　4.4.1 EUVレジストの特徴
　　4.4.2 EUVレジストの要求特性
　　4.4.3 EUVレジストの設計指針
　　　4.4.3.1 EUVレジスト用ポリマー
　　　4.4.3.2 EUVレジスト用酸発生剤
　　4.4.4 EUVレジストの課題と対策
　　　4.4.4.1 感度/解像度/ラフネスのトレードオフ
　　　4.4.4.2 ランダム欠陥（Stochastic Effects）
　　4.4.5 EUVレジストの動向
　　　4.4.5.1 ネガレジストプロセス
　　　4.4.5.2 ポリマーバウンド酸発生剤を用いる化学増幅型レジスト
　　4.4.6 EUVメタルレジスト
　　　4.4.6.1 EUVメタルレジストの特徴
　　　4.4.6.2 EUVメタルレジストの性能
　　　4.4.6.3 EUVメタルドライレジストプロセス
　 4.5 新エッチング技術対応レジスト
　　　4.5.1 クライオエッチング用レジスト
　 4.6 レジストの剥離技術
　　　4.6.1 剥離液の種類と特性
　　　4.6.2 剥離液の用途

5．リソグラフィの最新技術
　5.1 ダブルパターニング、マルチパターニング
　　5.1.1 リソーエッチ（LE）プロセス
　　5.1.2 セルフアラインド（SA）プロセス
　5.2 EUVリソグラフィ
　　5.2.1 EUVリソグラフィの特徴
　　　5.2.1.1 露光装置
　　　5.2.1.2 光源
　　　5.2.1.3 マスク
　　　5.2.1.4 プロセス
　5.3 自己組織化（DSA）リソグラフィ
　　5.3.1 グラフォエピタキシー
　　5.3.2 ケミカルエピタキシー
　5.4 ナノインプリントリソグラフィ
　　5.4.1 加圧方式
　　5.4.2 光硬化方式
　　5.4.3 露光装置
　　5.4.4 光電融合への適用

6．先端パッケージ技術の基礎と課題、今後の展望
　6.1 Flip-Chip BGA（FC-BGA）
　6.2 Fan-Out Wafer-Level Package (FOWLP)
　　6.2.1 Integrated Fan-Out（InFO）
　6.3 2.5D パッケージング
　　6.3.1 シリコンインターポーザー型（CoWoS-S、I-CubeS）
　　6.3.2 有機インターポーザー型（CoWoS-R、R-Cube）
　　6.3.3 シリコンブリッジ型（CoWoS-L、EMIB、I-CubeE）
　6.4 3DIC

7．パッケージ技術で用いられるレジストの特性・用途
　7.1 厚膜レジスト
　　7.1.1 厚膜レジストの用途
　　7.1.2 厚膜レジストの性能と課題
　　7.1.3 厚膜レジストの材料
　7.2 ドライフィルムレジスト
　7.3 ソルダーレジスト

8．再配線層/RDL形成プロセスの現状と要求・課題、今後の展望
　8.1 ロードマップ
　8.2 SAP方式
　8.3 ダマシンCMP方式
　　8.3.1 ダマシンCMP用パターン形成方法

9．レジストの技術展望、市場動向

　　□質疑応答□

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先端半導体プロセスで求められるレジスト材料・技術

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